【導讀】AI 算力競爭已經不只局限于 GPU 和算力芯片，高速互連傳輸能力正在成為系統性能的關鍵。高速 SerDes PHY 作為底層物理層核心 IP，長期由海外廠商主導。本文結合芯耀輝的技術進展，解析高速 SerDes 的技術難點、國內外差距，同時探討國內廠商如何依托 UCIe、Die-to-Die 等新興互連場景，走差異化路線，推動國產高速 SerDes 從可用向好用突破。
在AI崛起的早年，半導體行業的主要目光都集中在 GPU、大模型、算力芯片上，但近年來，互連在產業中的重要性與日俱增。
IPnest在一份報告中指出，AI算力的競爭已不再局限于單顆CPU和GPU的性能，而是延伸至整個系統的數據傳輸與互連能力。要充分發揮核心的計算性能，系統內各個子系統之間必須實現更高帶寬、更低延遲的數據傳輸，這也對底層接口與互連技術提出了更高要求。
從DDR5、HBM相關的內存控制器與PHY IP，到PCIe、CXL互連接口IP，再到面向高速網絡與算力互連的112G/224G SerDes PHY IP，不同層次的接口技術共同支撐新一代AI計算系統。其中，SerDes負責高速串行鏈路的物理層傳輸，是影響系統互連帶寬、功耗與可靠性的重要環節。
但和很多其他芯片技術一樣，高端的SerDes仍然是海外廠商優勢顯著的市場，本土供應能力的建設因而更受關注。作為一家志存高遠的公司，芯耀輝已經成為國產高速SerDes市場不可或缺的中堅力量，公司所提供的SerDes，也因此在本土算力芯片市場中被寄予厚望。
要了解這段話，我們就需要從SerDes這個技術本身說起。
當我們談SerDes時，談什么？
顧名思義，由 “Serializer（串行器）” 和 “Deserializer（解串器）”組合而來的SerDes的主要任務是從A端將數據串行起來，再在B端解串以供使用。為什么要這樣做？這就與芯片內部的數據處理速度越來越快，數據傳輸量越來越大，但芯片之間的物理連接數量、功耗和信號完整性都存在限制有關。
芯耀輝高速SerDes產品線總監解釋說，芯片內部廣泛采用并行總線，但芯片之間若采用大量并行走線，會受到引腳數量、串擾和時序偏差等因素制約。SerDes在發送端將多路并行數據轉換為高速串行信號，通過一對差分信號線傳輸，再在接收端恢復為并行數據。跨機柜或更長距離的連接通常還需要光模塊等器件配合。
“這就像把一排要過河的士兵，在橋頭收攏成一路縱隊過橋，到了對岸再重新展開成橫隊?！盨erDes產品總監舉例說。他進一步指出，和列隊的士兵一樣，SerDes也會面臨橋越窄、隊伍越長，“收攏”和“展開”的技術要求也更嚴苛。
在他看來，SerDes的技術難度核心在于速率不斷翻倍，但功耗、電壓和誤碼率等約束并沒有同步放寬。隨著傳輸速率從56G、112G邁向224G甚至448G，信號必須在更高頻率、更大通道損耗和更差信噪比的環境下，仍然保持可靠傳輸。這對SerDes提出了四個方面的挑戰：
1、信號完整性挑戰：速率越高，信號對PCB、封裝、連接器等傳輸通道的損耗和串擾越敏感，接收端眼圖可能嚴重閉合，需要依靠復雜的模擬均衡和DSP算法恢復信號。
2、功耗挑戰：SerDes涉及PLL、驅動器、接收均衡器和時鐘數據恢復等復雜電路。以配置512條高速SerDes通道的交換芯片為例，若每通道增加5毫瓦功耗，通道功耗合計就會增加約2.56瓦。因此，如何在提升帶寬的同時控制每比特能耗，至關重要。
3、工藝與封裝協同挑戰：先進FinFET工藝的低電壓特性增加了模擬電路設計難度，而2.5D/3D封裝又改變了信號傳輸通道和設計要求。SerDes設計已經不再是單純的電路設計，而是需要工藝、封裝、PCB、協議和系統層面的協同優化。
4、可靠性與量產經驗挑戰：仿真通過并不意味著芯片在真實客戶環境中就能穩定工作。不同封裝、PCB設計、溫度范圍和應用場景都會帶來新的邊界條件，需要通過長期流片、回片測試和客戶項目積累經驗。
歸根結底，SerDes的競爭不只是比拼單通道傳輸速率，更是信號完整性、功耗、工藝封裝協同以及長期量產可靠性的綜合較量。 面向不同工藝平臺與應用場景，SerDes IP的突破不僅需要資金和研發投入，更需要長期流片驗證和真實客戶項目的積累，這也是SerDes技術壁壘難以通過短期投入快速追平的原因。
尤其是在國內，實現國產SerDes的高端突破，迫在眉睫。2026年9月發布的《電子信息制造業發展“十五五”規劃》已首次將IP核（知識產權核）單列為獨立細分領域，而高速SerDes正是其中技術門檻最高的方向之一。
巨頭環伺，芯耀輝悄然崛起
為什么要關注高速SerDes？如文章開頭所說，這首先因為需求的轉變。以AI GPU為例，隨著對外互連帶寬提升至1.6TB/s至3.2TB/s與內部HBM訪問帶寬達到數TB/s，SerDes已成為AI芯片和服務器集群中功耗、芯片面積及封裝資源的重要組成部分。
“在高帶寬交換芯片中，SerDes是面積與功耗預算的重要組成部分。GPU提供計算能力，而SerDes與交換架構、互連協議等共同影響萬卡級AI集群的數據傳輸效率，是釋放超大規模集群算力的關鍵環節?！毙疽xSerDes產品總監表示。
但是，在全球高速SerDes產業中，可以看到兩類主要參與者：一類是對外授權的IP供應商，當中以Synopsys（新思科技）、Cadence（楷登電子）和Alphawave Semi（高通于2025年12月完成收購）為代表；另一類是以自研SerDes支撐自身芯片產品的公司，Broadcom（博通）、Marvell（美滿電子）和NVIDIA（英偉達）就是其中的頭部玩家。
“這些公司共同的特點是長期的技術與工程積累，從最早的 1G、2G、5G，一路走到今天的 112G/224G，下一代448G也已進入行業技術路線圖與前沿研究。這些廠商掌握的不是某一個電路圖，而是大量芯片在不同工藝、不同板級、不同封裝條件下積累的工程數據庫和調校經驗?！毙疽xSerDes產品總監接著說。
換而言之，打造高速SerDes并非一朝一夕之功。面向112G/224G及更高速率，廠商需要結合不同工藝平臺的器件特性、供電條件與封裝約束，選擇適合目標場景的架構，在性能、功耗和面積之間取得平衡。
基于多年的積累，芯耀輝已經成為了這個賽道的國內頭部廠商。公司正圍繞本土算力客戶的需求推進產品研發，與國際巨頭相比，在部分細分方向上也不落下風。據了解，芯耀輝112Gbps SerDes PHY已開展樣片測試，UCIe并口PHY已通過多個頭部客戶項目驗證，能滿足AI芯片Scale-Up互連需求。
能在巨頭環伺的市場達成這樣的成就，按照芯耀輝SerDes產品總監所說，這主要得益于公司圍繞AI時代高速互連需求，采取聚焦核心接口、差異化技術競爭和深度客戶協同三條策略：
首先，芯耀輝聚焦AI高速互連核心接口，重點布局高速SerDes PHY、Die-to-Die、UCIe及Memory Interface；其次，以差異化實現競爭，面向多元化工藝平臺與國內AI集群應用場景，在低功耗、低延遲、小面積等方面打造產品優勢；再者，公司從成立伊始就不局限于標準化IP銷售，而是提前介入客戶芯片架構設計，從SerDes Lane數量、功耗預算、通道規劃到封裝協同，提供全棧式接口IP解決方案。通過這種與客戶共同定義產品并提供深度工程服務的方式，芯耀輝建起了較強的競爭優勢。
在芯耀輝等企業的努力下，國產 SerDes 正在從“能用”走向“好用”。在中低速上，比如 10G、25G、32G，國內已經有不少公司能提供成熟 IP，也在大量國產交換、網卡、終端芯片里量產。在高速上，56G PAM4已有國內廠商提供商用IP產品；112G PAM4 這一代，不同廠商、工藝平臺及應用場景的成熟度存在差異，應區分流片、樣片測試、客戶系統驗證與量產等階段。
就芯耀輝而言，本文披露的112G PHY進展為已開展樣片測試。面向224G產品，芯耀輝也已經在預研階段。但是，如該公司產品總監所說，雖然進步明顯，但本土SerDes差距依然存在。
要更進一步，就需要國內企業適應本地需求，蹚出一條屬于中國SerDes的發展道路。
群策群力，引領國產SerDes突圍
“與Synopsys、Cadence以及Alphawave等國際巨頭相比，本土SerDes 差距主要體現在代際完整度、工程數據庫與案例數以及系統級協同能力三方面?！毙疽xSerDes產品總監表示。
所謂“代際完整度”，是指國際主要供應商在多個速率等級、傳輸距離和工藝平臺上形成了較豐富的產品組合，部分產品已覆蓋224G。作為對比，國內廠商往往先在特定速率、工藝或應用場景中突破，產品組合仍需持續完善。
“工程數據庫與案例數”則體現為長期流片、工藝適配、回片測試與客戶部署所積累的數據。這些經驗有助于識別仿真與實測之間的偏差、完善校準策略并提高交付的可預期性。國內廠商仍需通過持續的客戶項目積累，擴大工程驗證覆蓋面。
至于“系統級協同能力”，則主要因為當下最先進的 SerDes 已經不是單獨一顆 IP 的事，而是要和 Retimer、Redriver、光模塊 DSP、交換芯片、PCB 板材做聯合優化。國際產業鏈在PHY IP、Retimer和光DSP等環節已有成熟供應商，并形成了較完善的協同生態；國內產業鏈仍需加強跨環節的聯合驗證與適配。
“差距是追趕的空間，不是絕望的鴻溝。因為 AI 這波浪潮把整個賽道的規則重新洗了一遍——短距D2D、UCIe、CPO、UALink等方向的發展，為本土廠商創造了新的切入機會，但國際廠商已有的技術與生態積累仍不可忽視?！毙疽xSerDes產品總監強調。基于這一判斷，他為中國SerDes產業的突圍提出了四個方面的行動建議。
第一，不能等“性能全面追平”，要先在新場景里建立根據地。
相比在國際巨頭已經建立深厚優勢的傳統數據中心互連市場正面競爭，國產廠商不妨優先布局AI芯片D2D互連、UCIe芯粒接口以及NPO/CPO配套短距SerDes等新興應用場景。這些領域仍處于快速發展階段，技術路線和市場格局尚未完全固化，雖然國際廠商已有布局，本土廠商仍可圍繞具體需求尋找差異化機會。國產廠商可以借助更貼近本土客戶、響應速度更快以及定制化服務更靈活等優勢，通過差異化競爭率先建立市場基礎。
第二，不能只做“模擬電路”，要做“模擬 + 數字 + 系統”的混合能力。
未來的高速SerDes，競爭點不再局限于模擬前端（AFE），而是覆蓋模擬電路、ADC/DAC架構、DSP算法、鏈路自適應以及與目標協議和系統架構的協同。不同應用對傳輸距離、能耗與時延的要求各不相同，廠商需要根據目標場景選擇架構，并通過系統級驗證形成可交付能力。
第三，不能靠一家公司單打獨斗，要靠“國產系統”一起跑通。
SerDes 是要被裝進客戶芯片里的 IP，客戶不會為了支持國產而冒流片失敗的風險。所以國產SerDes廠商必須和國內的 Foundry、封裝廠、板卡廠、整機廠、光模塊廠一起，從工藝 PDK 到通道模型到整機驗證，做整條鏈路“端到端”的聯合打磨。芯耀輝這兩年做的一個很重要的工作，就是與工藝及封測合作伙伴開展協同，圍繞通道建模、封裝寄生參數提取與可靠性驗證開展聯合優化，讓客戶“能用”“敢用”“好用”。
第四，不能只盯著國內市場，要從定義開始就按國際標準做。
面向全球生態，SerDes IP需要依據目標應用滿足相應的電氣與協議規范，例如OIF CEI、IEEE 802.3，以及適用的PCI-SIG規范；接入特定廠商生態時，還需滿足其技術規范與授權要求。除協議兼容與互操作驗證外，IP集成還需要評估工藝平臺、金屬層、宏單元尺寸、凸點布局以及性能、功耗和面積（PPA）目標，降低客戶的適配與驗證成本，才能更好地進入全球供應鏈。
芯耀輝SerDes產品總監總結說，高速SerDes 看上去是一個很窄、很硬核的技術 IP，但它其實是整個中國半導體產業從“單點突破”走向“系統能力”的一個縮影。
“這條路很長，也很孤獨，需要時間、需要耐心、需要一整代工程師坐冷板凳。但方向是清楚的：AI 的潮水已經把整個行業的接口標準重新洗了一遍，這是國產高速 SerDes 距離全球第一梯隊最近的一次機會。芯耀輝愿意做這支過橋隊伍的排頭兵，也歡迎產業鏈上的伙伴和我們一起，把這條路走通?！痹摦a品總監強調。
結論
高速 SerDes 比拼的不只是單通道速率，更是信號完整性、功耗控制、工藝封裝協同與長期量產驗證能力。國內賽道已經在中低速 SerDes 實現量產落地，112G 及以上高速產品正處在驗證爬坡階段。依托 UCIe、D2D、CPO 等新興互連賽道，產業鏈協同打磨端到端鏈路，是國產 SerDes 縮小差距、實現突圍的可行路徑。
